Processeur Tolérant Aux Fautes

Dans cette livre, nous proposons une nouvelle approche pour la conception d un processeur tolérant aux fautes. Celle-ci répond à plusieurs objectifs dont celui d obtenir un niveau de protection élevé contre les erreurs transitoires et un compromis raisonnable entre performances temporelles et coût en surface. Le processeur résultant sera utilisé ultérieurement comme élément constitutif d un système multiprocesseur sur puce (MPSoC) tolérant aux fautes. Les concepts mis en oeuvre pour la tolérance aux fautes reposent sur l emploi de techniques de détection concurrente d erreurs et de recouvrement par réexécution. Les éléments centraux de la nouvelle architecture sont, un coeur de processeur à pile de données de type MISC (Minimal Instruction Set Computer) capable d auto-détection d erreurs, et un mécanisme matériel de journalisation chargé d empêcher la propagation d erreurs vers la mémoire centrale (supposée sûre) et de limiter l impact du mécanisme de recouvrement sur les performances temporelles. Les résultats, obtenus sans recherche d optimisation poussée, montrent clairement la pertinence de l approche proposée, en offrant un bon compromis entre protection et performances.